k40678785 发表于 2018-1-3 09:50:56

OK210核心板原理图DDR部分咨询


如图红框框选所示，核心板的原理图DDR部分话框处数据线的排序并不是按顺序的，确认一下，这是否是错误，还是原来就是这样设计的？
麻烦技术支持解答一下！

飞凌-peacelove 发表于 2018-1-3 10:35:16

本来就是设计成这样的

k40678785 发表于 2018-1-3 11:24:43

飞凌-peacelove 发表于 2018-1-3 10:35
本来就是设计成这样的

请问为什么要设计成这样？这样不会导致DDR的数据读写错误吗？能否简单解释一下呢？

Forever 发表于 2018-2-6 16:57:32

这是为了布线方便，所以调整线序的。DDR3的数据按八位一组，在不同的时间读出或写入，所以只能是在八位内进行调换，而不能在八位以外进行调查换。之所以可以这么做，是因为CPU在写入数据时写到哪一位，那么在读取时读取的就是这一位。简单说负负得正，错错得对，明白了吧，调了线序，写进去数据会错位，但读出来也错一次。所以就没有问题了。

北方小榕树 发表于 2018-3-5 14:20:47

Forever 发表于 2018-2-6 16:57
这是为了布线方便，所以调整线序的。DDR3的数据按八位一组，在不同的时间读出或写入，所以只能是在八位内进 ...

还可以这样搞。第一次遇到。。。大神多指教

北方小榕树 发表于 2018-3-5 14:22:38

飞凌-peacelove 发表于 2018-1-3 10:35
本来就是设计成这样的

这是为了布线方便，所以调整线序的。DDR3的数据按八位一组，在不同的时间读出或写入，所以只能是在八位内进行调换，而不能在八位以外进行调查换。之所以可以这么做，是因为CPU在写入数据时写到哪一位，那么在读取时读取的就是这一位。简单说负负得正，错错得对，明白了吧，调了线序，写进去数据会错位，但读出来也错一次。所以就没有问题了。


版主这个解释正确吗？？？

wongk2009 发表于 2018-5-2 11:42:53

Forever 发表于 2018-2-6 16:57
这是为了布线方便，所以调整线序的。DDR3的数据按八位一组，在不同的时间读出或写入，所以只能是在八位内进 ...

谢谢以上各位解答！
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