可以看到，SerDes 不传送时钟信号，这也是 SerDes 最特别的地方，SerDes 在接收端集成了 CDR(Clock Data Recovery)电路，利用 CDR 从数据的边沿信息中抽取时钟，并找到最

优的采样位置。

SerDes 采用差分方式传送数据。一般会有多个通道的数据放在一个 group 中以共享 PLL资源，每个通道仍然是相互独立工作的。

SerDes 需要参考时钟(Reference Clock)，一般也是差分的形式以降低噪声。接收端 Rx和发送端 Tx 的参考时钟可以允许几百个 ppm 的频差(plesio-synchronous system)，也可以是同频的时钟，但是对相位差没有要求。

作个简单的比较，一个 SerDes 通道(channel)使用 4 个引脚(Tx+/-,Rx+/-), 目前的 FPGA 可以做到高达 28Gbps。而一个 16bits 的 DDR3-1600 的线速率为 1.6Gbps*16 = 25Gbps,却需要

50 个引脚。此对比可以看出 SerDes 在传输带宽上的优势。

相比源同步接口，SerDes 的主要特点包括:

 SerDes 在数据线中时钟内嵌,不需要传送时钟信号。

 SerDes 通过加重/均衡技术可以实现高速长距离传输，如背板。

 SerDes 使用了较少的芯片引脚