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晶体的负载电容选择及原理

2023-6-29 14:45| 发布者: 闪光皮皮| 查看: 234| 评论: 0|原作者: cengyu3|来自: CSDN

类目: RK3568系列产品  >  硬件     文档编号: 1032

一、 晶体起振详解:
对于振荡电路,必须有正反馈,且闭环增益大于1,晶体与负载电容构成Π型滤波电路(带通),共振频率可以通过。
芯片的时钟电路详见:芯片晶振内部电路(皮尔斯振荡电路)。

图1 晶体电路

首先根据晶体的要求可知:负载电容的值要求为18pF;

根据公式:

图中: CL为 负载电容;Cstray: 寄生电容一般为3-7pF;

另外:C1和C2的ESR需要尽可能的小,这样晶体起振的速度快。

电容的值增大,对应晶体振荡频率减小。

二、 PCB布局布线

 负载电容尽可能的离晶体近(<90mils),且在同一层;

 单端走线阻抗50欧姆;平行走线等长;

 晶体到芯片时钟输入口<750mils;


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